深度：小芯片时代来了！

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续命摩尔定律！小芯片时代来了

55年前，被推崇为芯片界“圣经”的摩尔定律预言：当价钱不变时，集成电路上可容纳的晶体管数量每隔18-24个月会增加一倍，机能也随之提拔一倍。

昔时摩尔定律的显现设定了极为要害的手艺成长节奏基准，催化了科技市场欣欣茂发，为整个IT行业带来了难以估量的经济价格。

使用进步节点的优点好多，晶体管密度更大、占用空间更少、机能更高、功率更低，但挑战也越来越难以战胜。

极小尺寸下，芯片物理瓶颈越来越难以战胜。尤其在近几年，进步节点走向10nm、7nm、5nm，问题就不再只是物理障碍了，节点越进化，微缩成本越高，能扛住经济肩负的设计公司越来越少。

▲跟着制程节点进化，芯片成本快速增进

凭据公开报道，28nm节点设计成本约为5000万美元，而到5nm节点，设计总成本已经飙高到逾5亿美元，相当于逾35亿人民币。

而守住摩尔定律，关乎利润最大化，若是研发和生产成本降不下来，那么对于芯片巨头和初创公司来说都将是糟糕的经济肩负。

幸运的是，每当摩尔定律被唱衰将走到终点，总会激发出科学家和工程师们立异构想，提出力挽狂澜的冲破性手艺，将看似走向终结的摩尔定律几回推向远方。

基于小芯片的模块化设计，恰是个中解决成本问题的一个极为要害的构想。

小芯片的三大价格：斥地快、成本低、功能多

当前芯片设计模式常从分歧IP供给商购置软核IP或硬核IP，再连系自研模块鸠合成一个片上系统（SoC），然后以某个制造工艺节点生产出芯片。

而小芯片经由进步封装手艺，能将多种分歧架构、分歧工艺节点、甚至来自分歧代工场的专用硅块或IP块集成在一路，能够跳过流片，快速定制出一个能知足多种功能需求的超等芯片产物。

▲由中介层上多个小芯片构成的小芯片系统（起原：Cadence）

比拟单片芯片，小芯片带来的优点是多重的。

首先，小芯片斥地速度更快。

在办事器等较量系统中，电源和机能由CPU焦点懈弛存支配。经由将内存与I/O接口组合到一个单片I/O芯片上，可削减内存与I/O间的瓶颈延迟，进而匡助提高机能。

其次，小芯片的研发成本更低。

因为小芯片是由分歧的芯片模块组合而成，设计者可在特定设计部门选用最进步的手艺，在其他部门选用更成熟、廉价的手艺，从而节约整体成本。

例如，AMD第二代EPYC办事器处理器Ryzen采用小芯片设计，将更进步的台积电7nm工艺制造的CPU模块与更成熟的格罗方德12/14nm工艺制造的I/O模块组合，7nm可知足高算力的需求，12/14nm则降低了制造成本。

这带来的优点是，7nm制程部门的芯单方面积大幅缩减，而采用更成熟制程的I/O模块有助于整体良率的提拔，进一步降低晶圆代工成本。综合来看，CPU焦点越多，小芯片组合的成本优势越显着。

最后，小芯片能天真知足分歧功能需求。

一方面，小芯片方案具备精巧的可扩展性。例如构建了一个根基die后，或者只用一个die可应用于笔记本电脑，两个可应用于台式机，四个可应用于办事器。

另一方面，小芯片能够充任异构处理器，将GPU、平安引擎、AI加快器、物联网掌握器等分歧处理元素按随意数量组合在一路，为各类应用需求供应更雄厚的加快选择。

跟着小芯片的优势逐渐浮现，它正被微处理器、SoC、GPU和可编程逻辑设备（PLD）等更进步和高度集成的半导体设备采用。

凭据研究机构Omida统计，微处理器是小芯片最大的细分市场，支撑小芯片的微处理器市场份额估计从2018年的4.52亿美元增进到2024年的24亿美元。

同时，较量范畴将成为小芯片的首要应用市场，本年有望占有小芯片总收入的96%。

六年跋涉，从各自为营到走向尺度化

芯片巨头们对风向的转变尤为警醒，没有谁想从神坛上跌落。在守着最进步设计和制造手艺的同时，他们必需为本身提前探好新的可行之径。

也正因为如斯，英特尔、AMD等芯片领军企业不光成为最早的小芯片采用者和倡导者，也是鞭策小芯片尺度化工作的焦点进献者。

早在2014年，华为海思与台积电曾合作秀出一款采用台积电CoWoS手艺的收集芯片，将16nm 32核Arm Cortex-A57与28nm逻辑和I/O芯片组合在一路，在沟通功耗下速度较28nm HPM提拔40%。

▲台积电CoWoS示例

2016年，Marvell和Kandou Bus公布一项和谈，Marvell采用了Kandou Glasswing IP作为芯片到芯片的接口，将多个芯片相保持。

美国国防部高级研究规划局（DAPRA）则在2017年8月启动“通用异构集成及IP复用策略（CHIPS）”项目，这是DAPRA总投资15亿美元的“电子答复规划（ERI）”中的一部门，意在促成一个兼容、模块化、可反复行使的小芯片生态系统。

这些小芯片能将各类类型的第三方芯片像聚积木一般快速混搭成一个系统，实现数据存储、旌旗处理、数据处理等雄厚的功能，还能将电路板整体尺寸缩小到常规芯片巨细，从而提高能效。

幻想状况下，借助小芯片方式，芯片设计公司只需专注于本身擅长的IP，而不必担心其余IP，既有助于提拔焦点立异能力，又经由多种IP设计分摊了研发成本。

DAPRA向英特尔、美康、Cadence、思诺思科技等芯片企业以及一些大型..企业、高校科研团队伸出橄榄枝，邀请他们作为项目的主承包方。

作为CHIPS项目的焦点成员之一，英特尔推出高级接口总线（AIB），作为chiplet架构的免版税die-to-die接口尺度。

例如，英特尔的Stratix 10、Agilex FPGA均使用沟通的AIB接口来集成多种分歧的小芯片。在CHIPS项目的支撑下，很多分歧企业及高校正在用AIB打造小芯片系统。

英特尔也是开放较量项目开放特定域架构 （OCP ODSA）基金会的成员，该基金会正在促进尺度和手艺的成长，以匡助实现高级封装策略。

英特尔将其办事器处理器、FPGA、PC芯片等作为小芯片手艺的贸易试炼场，AMD亦将小芯片用在了办事器和客户端CPU中。

2017年，AMD在其Zen 2架构顶用小芯片来斥地Epyc办事器处理器Naples，随后又在次年推出的企业级EPYC处理器Rome中支撑8个小芯片，最多支撑64个焦点。

AMD在2019年推出的Zen 2处理器系列，单核机能首次跨越英特尔。

粘连小芯片的要害“胶水”

具体打造小芯片系统的过程，可就不像搭乐高积木那么简洁了。

若何选择分歧小芯片的设计方案、如何实现小芯片间的保持等一系列衡量均会影响最终的处理速度、功耗和成本。

个中，为了达到接近或媲美单片芯片的机能需求，承担着“拼接”、“组装”功能的进步封装和互连手艺尤为主要。

高带宽互连手艺则在小芯片之间搭建了一条条“高速公路”，而2.5D、3D进步封装手艺能大幅缩减芯片尺寸，供应更优化的复杂芯片集成方案。

这些手艺的持续演进，正为小芯片的鼓起供应要害的手艺支柱。

1、AMD：Infinity Fabric与X3D

AMD从第一代Zen架构处理器起头引入了自研芯片内、外部互连手艺Infinity Fabric（IF）。

该手艺集数据传输与掌握于一体，由用于传输数据的Infinity Scalable Data Fabric（SDF）和负责掌握的Infinity Scalable Control Fabric（SCF）两部门构成。

IF总线可凭据分歧SoC优化设置，不光能实现多个小芯片间的高速互连，也能实现办事器中多个CPU插槽间的高速互连，第二代IF总线还能供应CPU到GPU的保持，不外CPU到GPU的保持仍然基于PCIe。

▲AMD进步封装手艺进化进程

在本年的财务剖析师会议上，AMD透露了将于本年岁尾发布的Zen 3架构处理器中，IF总线将升级到第三代，可实现CPU与GPU之间的内存一致性，经由削减数据移动进一步提拔机能并减低延迟。

下一代IF被称为Infinity Architecture，总线带宽是PCIe 4.0的两倍，最多支撑8个GPU芯片的保持，并且还支撑CPU到GPU的保持，估计这将给将来的APU带来更大的机能提拔。

▲AMD第三代IF总线机能

按照AMD的路径规划，首批Zen 3架构处理器将率先用于EPYC办事器处理器中，之后再用于桌面处理器。

在此前的Zen架构上，AMD已测验过多种MCM（Multi-chip module）封装。

据悉，AMD规划在将来的产物中引入一种连系2.5D和3D堆叠的新封装手艺X3D，具体详情尚未透露，估计会现身于Zen 4处理器。

2、英特尔：EMIB、Foveros、ODI

英特尔的高级封装产物包罗2.5D EMIB、3D堆叠Foveros以及两者组合而成的Co-EMIB。

嵌入式多互连桥（EMIB）能够被看作将两个小芯片保持在一路的高密度桥梁，在二维平面上实现Die-to-die的互连。

它是一块非常薄的硅中介层，微型凸点密度远高于尺度封装基板。使用EMIB，能够正确在所需位置使用高密度互连，在其他位置用尺度封装基板互连，如许就能够节约必然成本。

▲英特尔EMIB手艺

英特尔当前有两种基于EMIB的解决方案。

（1）移动PC处理器Kaby Lake-G：用EMIB集成AMD Radeon GPU和HBM，然后在封装内用PCIe来集成GPU和英特尔CPU，从而实现更慎密地协作和更小的尺寸。

（2）Stratix 10 FPGA：中央FPGA四周有6个小芯片，包罗4个高速收发器小芯片和2个高带宽存储小芯片。英特尔在示例中集成了来自3个分歧代工场的6个分歧手艺节点。

截止本年1月，英特尔已经出货了200万个基于EMIB封装的芯片。跟着该手艺日益普及，其应用局限将笼盖至PC、办事器、5G芯片、GPU显卡等。

除了EMIB外，英特尔还研发了3D封装手艺Foveros，经由硅通孔（TSV），能像盖房子一般将逻辑芯片模块层层堆叠，不光将分歧IP模块有机连系，还节约了芯片空间，并包管功耗不会显著增加。

▲Lakefield内部架构

客岁1月，英特尔发布Lakefield移动处理器产物，它有两个有意思的手艺要点，一是有具有分歧内核的big.little夹杂系统架构，另一个便是小芯片设计。

在Lakefield中，较量晶片（Compute die）负责较量处理，采用最进步的10nm、7nm、5nm工艺；根蒂晶片（Base die）首要实现I/O功能，机能相对不敏感，可采用22nm等成熟制程工艺。

为了适应更轻薄的物联网、边缘较量等场景，英特尔推出的Co-EMIB将EMIB的横向拼接能力和Foveros的纵向叠加能力相连系，经由EMIB保持多个3D Foveros芯片，制造出比单片芯片更大的天真可扩展芯片设计，同时能实现近乎于SoC级高度整合的低功耗、高带宽、高机能示意。

在此根蒂上，英特尔提出全方位互连（ODI）微缩手艺，顶部芯片可像EMIB一般实现小芯片之间的水平通信，也能够像Foveros一般经由硅通孔（TSV）与底层裸片进行垂纵贯信，从而实现以前3D堆叠无法达到的机能。

3、台积电：LIPINCON、CoWoS、SoIC

2019年6月，台积电在..举办的超大规模集成电路钻研会（VLSI Symposium）时代展示了一颗自研7nm小芯片This。

This尺寸为4.4x6.2mm，采用CoWoS晶圆基底封装和双芯片构造，一个芯片内建4个Cortex A72焦点，另一个内建6MiB三缓。同时，台积电还斥地了称之为LIPINCON互连手艺，旌旗数据速度8GT/s。

Chip-on-Wafer-on-Substrate（CoWoS）是台积电设计的基于2.5D晶圆级多芯片封装手艺，各芯片经由硅中介层上的微型凸块连系在一路，形成晶圆上芯片（CoW），然后将CoW减薄，露出TSV通孔。

▲台积电CoWoS

CoWoS和InFO均为2.5D封装手艺，前者偏重于高端市场，连线数量偏多，后者针对高性价比市场，连线数量相对较少。

基于CoWoS与多晶圆堆叠（WoW，Wafer on wafer）手艺，台积电研发了新一代3D封装手艺SoIC，可将分歧尺寸、制程工艺及材料的小芯片组合。

相较传统3D封装手艺，SoIC的凸块密度和传输成本更高，功耗更低，且能经由与CoWoS或InFO手艺整合其他芯片，打造3D x 3D系统级解决方案。

4、CEA-Leti：有源中介层

在本年的IEEE固态电路会议（ISSCC）上，法国研究机构CEA-Letu用6个16核小芯片缔造了一个96核处理器，算力达到220 GOPS，功率为156mW。

硅中介层和嵌入式硅桥是知足数据速度和延迟需求的要害手艺。此前常用于小芯片集成的大规模中介层手艺有2.5D无源中介层、有机衬底和硅桥等。

这些手艺遍及存在的瑕玷是不克实现天真的远距离小芯片间通信，因而难以保持更多小芯片。它们还难以实现异构小芯片的腻滑集成和低扩展功能的轻松集成。

对此，CEA-Leti引入了有源中介层（active interposer）手艺和3D堆叠手艺来战胜这些限制，以实现大规模较量系统的设计。

该芯片将6个采用意法半导体28nm FDSOI制造工艺的小芯片堆叠在一个到200mm²的有源中介层上，该中介层将纵贯硅通孔（TSV）嵌入到65nm手艺节点。

▲CEA-Leti芯片显微照片、3D截面、封装和手艺功能

每个小芯片包含16个MIPS32v1焦点，有源中介层集成了开关电容器稳压电路、天真的分布式互联和将内核的片上存储器各个部门保持在一路的收集，可供应节能的多核较量架构。

整个系统架构在所有小芯片较量区块之间供应了完全可扩展的分布式缓存一致性架构，这些架构经由运动中介层互连。该架构许可经由缓存条理构造轻松布置软件，从而实现高达512核的完整系统可扩展性。

CEA-Leti的科学总监Pascal Vivet认为，分歧供给商的小芯片接口未必兼容，需要一种能将它们粘合在一路的新方式，而有源中介层是小芯片手艺的最佳选择。

结语：通向下一节点的低成本路径

小芯片并非完美的，现在在小芯片索求的道路上，流量拥堵、散热、电源治理、测试等问题均是系统架构设计仍待战胜的首要挑战。

尽管有DAPRA CHIPS、OCP ODSA等项目在出力推进小芯片接口尺度化，但自力第三方小芯片供给的贸易模式何时能在芯片财富中普及，当前尚未可知。

或许任何一种方式很难“单枪匹马”就拯救摩尔定律，但弗成否认的是，小芯片这种新兴方式正在改变芯片的设计和集成策略，以更天真的夹杂搭配系统方案，为芯片公司供应了迁徙到下一个节点的低成本路径。

处于如许一场新革命的劈头，无疑是一件感动人心的事。

参考起原：WikiChip，Mccoy

（本账号系网易新闻·网易号“各有立场”签约帐号）

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